Microcontrollori SPC5634MF2MLQ80 a 32 bit – MCU NXP a 32 bit, core Power Arch, flash da 1,5 MB, 80 MHz, -40/+125 °C, grado automobilistico, QFP 144
♠ Descrizione del prodotto
| Attributo del prodotto | Valore dell'attributo |
| Produttore: | NXP |
| Categoria di prodotto: | Microcontrollori a 32 bit - MCU |
| Direttiva RoHS: | Dettagli |
| Serie: | MPC5634M |
| Stile di montaggio: | SMD/SMT |
| Confezione/custodia: | LQFP-144 |
| Nucleo: | e200z3 |
| Dimensione della memoria del programma: | 1,5 MB |
| Dimensione RAM dati: | 94 kB |
| Larghezza del bus dati: | 32 bit |
| Risoluzione ADC: | 2 x 8 bit/10 bit/12 bit |
| Frequenza di clock massima: | 80 MHz |
| Numero di I/O: | 80 I/O |
| Tensione di alimentazione - Min: | 1,14 V |
| Tensione di alimentazione - Max: | 1,32 V |
| Temperatura minima di esercizio: | - 40 °C |
| Temperatura massima di esercizio: | + 150 °C |
| Qualificazione: | AEC-Q100 |
| Confezione: | Vassoio |
| Tensione di alimentazione analogica: | 5,25 V |
| Marca: | NXP Semiconduttori |
| Tipo di RAM dati: | SRAM |
| Tensione I/O: | 5,25 V |
| Sensibile all'umidità: | SÌ |
| Prodotto: | MCU |
| Tipo di prodotto: | Microcontrollori a 32 bit - MCU |
| Tipo di memoria del programma: | Flash |
| Quantità confezione di fabbrica: | 60 |
| Sottocategoria: | Microcontrollori - MCU |
| Timer di controllo: | Timer di controllo |
| Alias del numero di parte: | 935311091557 |
| Peso unitario: | 1,319 grammi |
♠ Microcontrollori a 32 bit - MCU
Questi microcontrollori per automotive a 32 bit sono una famiglia di dispositivi system-on-chip (SoC) che integrano tutte le funzionalità della famiglia MPC5500 e numerose nuove funzionalità, abbinate alla tecnologia CMOS a 90 nm ad alte prestazioni, per garantire una sostanziale riduzione del costo per funzionalità e un significativo miglioramento delle prestazioni. Il core del processore host, avanzato ed economico, di questa famiglia di controller per automotive è basato sulla tecnologia Power Architecture®. Questa famiglia presenta miglioramenti che ne ottimizzano l'integrazione in applicazioni embedded, include un supporto aggiuntivo per le istruzioni di elaborazione digitale del segnale (DSP) e integra tecnologie, come un'unità di elaborazione temporale avanzata, un convertitore analogico-digitale con code avanzato, una rete Controller Area Network e un sistema di input-output modulare avanzato, importanti per le odierne applicazioni powertrain di fascia bassa. Questa famiglia di dispositivi è un'estensione completamente compatibile con la famiglia MPC5500 di Freescale. Il dispositivo presenta un singolo livello di gerarchia di memoria, composto da un massimo di 94 KB di SRAM on-chip e un massimo di 1,5 MB di memoria flash interna. Il dispositivo dispone anche di un'interfaccia bus esterna (EBI) per la "calibrazione". Questa interfaccia bus esterna è stata progettata per supportare la maggior parte delle memorie standard utilizzate con le famiglie MPC5xx e MPC55xx.
• Parametri operativi
— Funzionamento completamente statico, 0 MHz–80 MHz (più modulazione di frequenza del 2% – 82 MHz)
— Intervallo di temperatura di giunzione da –40 ℃ a 150 ℃
— Progettazione a basso consumo energetico
– Dissipazione di potenza inferiore a 400 mW (nominale)
– Progettato per la gestione dinamica dell’alimentazione del core e delle periferiche
– Controllo del clock delle periferiche tramite software
– Modalità di arresto a basso consumo, con tutti gli orologi fermi
— Realizzato con processo a 90 nm
— Logica interna da 1,2 V
— Alimentatore singolo con 5,0 V -10%/+5% (da 4,5 V a 5,25 V) con regolatore interno per fornire 3,3 V e 1,2 V per il core
— Pin di ingresso e uscita con intervallo 5,0 V -10%/+5% (da 4,5 V a 5,25 V)
– Livelli di commutazione CMOS VDDE 35%/65% (con isteresi)
– Isteresi selezionabile
– Controllo della velocità di variazione selezionabile
— Pin Nexus alimentati da alimentazione a 3,3 V
— Progettato con tecniche di riduzione EMI
– Loop ad aggancio di fase
– Modulazione di frequenza della frequenza di clock del sistema
– Capacità di bypass on-chip
– Velocità di variazione e potenza di azionamento selezionabili
• Processore core e200z335 ad alte prestazioni
— Modello del programmatore del libro E dell'architettura di potenza a 32 bit
— Miglioramenti della codifica a lunghezza variabile
– Consente al set di istruzioni Power Architecture di essere opzionalmente codificato in istruzioni miste a 16 e 32 bit
– Risulta in una dimensione del codice più piccola
— CPU compatibile con la tecnologia Power Architecture a 32 bit, con un unico problema
— Esecuzione e ritiro in ordine
— Gestione precisa delle eccezioni
— Unità di elaborazione della filiale
– Addizionatore di calcolo dell'indirizzo di filiale dedicato
– Accelerazione del branch utilizzando il Branch Lookahead Instruction Buffer
— Unità di carico/immagazzinamento
– Latenza di carico a un ciclo
– Completamente pipelined
– Supporto Big e Little Endian
– Supporto di accesso non allineato
– Bolle di gasdotto a carico zero
— Trentadue registri di uso generale (GPR) a 64 bit
— Unità di gestione della memoria (MMU) con buffer di traduzione look-aside (TLB) completamente associativo a 16 voci
— Bus di istruzioni separato e bus di caricamento/memorizzazione
— Supporto per interrupt vettoriali
— Latenza di interruzione < 120 ns a 80 MHz (misurata dalla richiesta di interruzione all'esecuzione della prima istruzione del gestore delle eccezioni di interruzione)
