Microcontrollori a 32 bit SPC5634MF2MLQ80 – MCU NXP MCU a 32 bit, core Power Arch, flash da 1,5 MB, 80 MHz, -40/+125 °C, grado automobilistico, QFP 144
♠ Descrizione del prodotto
| Attributo del prodotto | Valore dell'attributo |
| Produttore: | NXP |
| Categoria di prodotto: | Microcontrollori a 32 bit - MCU |
| RoHS: | Dettagli |
| Serie: | MPC5634M |
| Stile di montaggio: | SMD/SMT |
| Confezione/caso: | LQFP-144 |
| Nucleo: | e200z3 |
| Dimensioni della memoria del programma: | 1,5 Mb |
| Dimensione RAM dati: | 94KB |
| Larghezza bus dati: | 32 bit |
| Risoluzione dell'ADC: | 2 x 8 bit/10 bit/12 bit |
| Frequenza di clock massima: | 80MHz |
| Numero di I/O: | 80 ingressi/uscite |
| Tensione di alimentazione - Min: | 1,14 V |
| Tensione di alimentazione - Max: | 1,32 V |
| Temperatura operativa minima: | - 40 C |
| Temperatura operativa massima: | + 150 C |
| Qualificazione: | AEC-Q100 |
| Confezione: | Vassoio |
| Tensione di alimentazione analogica: | 5,25 V |
| Marca: | Semiconduttori NXP |
| Tipo RAM dati: | Sram |
| Tensione I/O: | 5,25 V |
| Sensibile all'umidità: | SÌ |
| Prodotto: | MCU |
| Tipologia di prodotto: | Microcontrollori a 32 bit - MCU |
| Tipo di memoria di programma: | Veloce |
| Quantità confezione di fabbrica: | 60 |
| Sottocategoria: | Microcontrollori - MCU |
| Timer watchdog: | Timer cane da guardia |
| Parte # Alias: | 935311091557 |
| Unità di peso: | 1,319 gr |
♠ Microcontrollori a 32 bit - MCU
Questi microcontroller automobilistici a 32 bit sono una famiglia di dispositivi system-on-chip (SoC) che contengono tutte le funzionalità della famiglia MPC5500 e molte nuove funzionalità abbinate alla tecnologia CMOS a 90 nm ad alte prestazioni per fornire una sostanziale riduzione del costo per funzionalità e una significativa miglioramento delle prestazioni.Il core del processore host avanzato ed economico di questa famiglia di controller automotive è basato sulla tecnologia Power Architecture®.Questa famiglia contiene miglioramenti che migliorano l'adattamento dell'architettura nelle applicazioni integrate, include il supporto di istruzioni aggiuntive per l'elaborazione del segnale digitale (DSP), integra tecnologie, come un'unità di elaborazione del tempo migliorata, un convertitore analogico-digitale in coda avanzato, Controller Area Network e un sistema di input-output modulare avanzato, importante per le odierne applicazioni di propulsione di fascia bassa.Questa famiglia di dispositivi è un'estensione completamente compatibile con la famiglia MPC5500 di Freescale.Il dispositivo ha un singolo livello di gerarchia di memoria costituito da un massimo di 94 KB di SRAM su chip e fino a 1,5 MB di memoria flash interna.Il dispositivo dispone anche di un'interfaccia bus esterna (EBI) per la "calibrazione".Questa interfaccia bus esterna è stata progettata per supportare la maggior parte delle memorie standard utilizzate con le famiglie MPC5xx e MPC55xx.
• Parametri operativi
— Funzionamento completamente statico, 0 MHz– 80 MHz (più 2% di modulazione di frequenza – 82 MHz)
— Intervallo operativo della temperatura di giunzione da –40 ℃ a 150 ℃
— Design a bassa potenza
– Dissipazione di potenza inferiore a 400 mW (nominale)
– Progettato per la gestione dinamica dell'alimentazione di core e periferiche
– Clock gating controllato da software delle periferiche
– Modalità di arresto a basso consumo, con tutti gli orologi fermi
— Fabbricato con processo a 90 nm
— Logica interna da 1,2 V
— Alimentazione singola con 5,0 V -10%/+5% (da 4,5 V a 5,25 V) con regolatore interno per fornire 3,3 V e 1,2 V per il nucleo
— Pin di ingresso e uscita con intervallo 5,0 V -10%/+5% (da 4,5 V a 5,25 V)
– Livelli di commutazione CMOS VDDE 35%/65% (con isteresi)
– Isteresi selezionabile
– Controllo della velocità di risposta selezionabile
— Pin Nexus alimentati da 3,3 V di alimentazione
— Progettato con tecniche di riduzione EMI
- Circuito di aggancio fase
– Modulazione di frequenza della frequenza di clock del sistema
– Capacità di bypass su chip
– Velocità di rotazione e forza motrice selezionabili
• Processore core e200z335 ad alte prestazioni
— Modello per programmatori Power Architecture Book E a 32 bit
— Miglioramenti alla codifica a lunghezza variabile
– Consente di codificare facoltativamente il set di istruzioni Power Architecture in istruzioni miste a 16 e 32 bit
– Risulta in una dimensione del codice più piccola
— CPU conforme alla tecnologia Power Architecture a 32 bit a singolo problema
— Esecuzione regolare e ritiro
— Gestione precisa delle eccezioni
— Unità di elaborazione delle filiali
– Sommatore dedicato per il calcolo dell'indirizzo di filiale
– Accelerazione del ramo utilizzando il buffer di istruzioni Branch Lookahead
— Unità di carico/immagazzinamento
– Latenza di carico di un ciclo
– Completamente pipeline
– Supporto Big e Little Endian
– Supporto di accesso disallineato
– Zero bolle di pipeline carico-da-usare
— Trentadue registri di uso generale (GPR) a 64 bit
— Unità di gestione della memoria (MMU) con buffer di traduzione look-aside (TLB) completamente associativo a 16 voci
— Bus di istruzioni e bus di caricamento/memorizzazione separati
— Supporto di interruzioni vettoriali
— Latenza dell'interruzione < 120 ns a 80 MHz (misurata dalla richiesta di interruzione all'esecuzione della prima istruzione del gestore dell'eccezione di interruzione)
