SPC5644AF0MLU2 Microcontrollori a 32 bit – MCU 32BIT3MB Flsh192KRAM

• Nucleo dell'architettura di alimentazione e200z4 da 150 MHz

— Codifica delle istruzioni a lunghezza variabile (VLE)

— Architettura superscalare con 2 unità di esecuzione

— Fino a 2 istruzioni intere o in virgola mobile per ciclo

— Fino a 4 operazioni di moltiplicazione e accumulo per ciclo

• Organizzazione della memoria

— 4 MB di memoria flash su chip con ECC e Read While Write (RWW)

— SRAM on-chip da 192 KB con funzionalità standby (32 KB) ed ECC

— Cache di istruzioni da 8 KB (con line locking), configurabile come 2 o 4 vie

— 14 + 3 KB di codice eTPU e RAM dati

— 5 ✖ 4 interruttore a barra trasversale (XBAR)

- MMU a 24 ingressi

— Interfaccia bus esterna (EBI) con porta slave e master

• Protezione fail-safe

— Unità di protezione della memoria (MPU) a 16 voci

— Unità CRC con 3 sottomoduli

— Sensore di temperatura di giunzione

• Interruzioni

— Controller di interrupt configurabile (con NMI)

— DMA a 64 canali

• Canali seriali

— 3 ✖ eSIC

— 3 ✖ DSPI (2 dei quali supportano Micro Second Channel [MSC] downstream)

— 3 ✖ FlexCAN con 64 messaggi ciascuno

— 1 ✖ modulo FlexRay (V2.1) fino a 10 Mbit/s con doppio o singolo canale e 128 oggetti messaggio ed ECC

• 1 ✖ eMIOS: 24 canali unificati

• 1 ✖ eTPU2 (eTPU di seconda generazione)

— 32 canali standard

— 1 modulo di reazione ✖ (6 canali con tre uscite per canale)

• 2 convertitori analogico-digitale in coda potenziati (eQADC)

— Quaranta canali di ingresso a 12 bit (multiplexati su 2 ADC);espandibile a 56 canali con multiplexer esterni

— 6 code di comando

— Trigger e supporto DMA

— Tempo di conversione minimo di 688 ns

• Caricatore bootstrap CAN/SCI/FlexRay su chip con Boot Assist Module (BAM)

• Nesso

— Classe 3+ per il core e200z4

— Classe 1 per l'eTPU

• JTAG (5 pin)

• Development Trigger Semaphore (DTS)

— Registro dei semafori (32 bit) e registro di identificazione

— Utilizzato come parte di un protocollo di acquisizione dati attivato

— Il pin EVTO viene utilizzato per comunicare con lo strumento esterno

• Generazione orologio

— Oscillatore principale su chip da 4–40 MHz

— FMPLL su chip (anello ad aggancio di fase modulato in frequenza)

• Fino a 120 linee I/O generiche

— Programmabili individualmente come ingresso, uscita o funzione speciale

— Soglia programmabile (isteresi)

• Modalità di riduzione della potenza: modalità lenta, stop e stand-by

• Schema di fornitura flessibile

— Alimentazione singola 5 V con alimentatore esterno

— Alimentazione esterna multipla: 5 V, 3,3 V e 1,2 V

• Pacchetti

— 176 QFP

— 208 MAPBGA

— 324 TEPBGA

CSP a 496 pin (solo strumento di calibrazione)