TMS320VC5509AZAY Processori e controllori di segnale digitale – DSP, DSC Processore di segnale digitale a virgola fissa 179-NFBGA da -40 a 85
♠ Descrizione del prodotto
| Attributo del prodotto | Valore dell'attributo |
| Produttore: | Texas Instruments |
| Categoria di prodotto: | Processori e controllori di segnale digitale - DSP, DSC |
| Direttiva RoHS: | Dettagli |
| Prodotto: | DSP |
| Serie: | TMS320VC5509A |
| Stile di montaggio: | SMD/SMT |
| Confezione/custodia: | NFBGA-179 |
| Nucleo: | C55x |
| Numero di core: | 1 Nucleo |
| Frequenza di clock massima: | 200 MHz |
| Memoria istruzioni cache L1: | - |
| Memoria dati cache L1: | - |
| Dimensione della memoria del programma: | 64 kB |
| Dimensione RAM dati: | 256 kB |
| Tensione di alimentazione operativa: | 1,6 V |
| Temperatura minima di esercizio: | - 40 °C |
| Temperatura massima di esercizio: | + 85 °C |
| Confezione: | Vassoio |
| Marca: | Texas Instruments |
| Tipo di istruzione: | Punto fisso |
| Tipo di interfaccia: | I2C |
| Sensibile all'umidità: | SÌ |
| Tipo di prodotto: | DSP - Processori e controllori di segnale digitale |
| Quantità confezione di fabbrica: | 160 |
| Sottocategoria: | Processori e controller integrati |
| Tensione di alimentazione - Max: | 1,65 V |
| Tensione di alimentazione - Min: | 1,55 V |
| Timer di controllo: | Timer di controllo |
♠ Processore di segnale digitale a virgola fissa TMS320VC5509A
Il processore di segnale digitale (DSP) a virgola fissa TMS320VC5509A si basa sul core CPU di generazione DSP TMS320C55x. L'architettura DSP C55x™ garantisce prestazioni elevate e bassi consumi grazie a un maggiore parallelismo e a un'attenzione particolare alla riduzione della dissipazione di potenza. La CPU supporta una struttura a bus interna composta da un bus di programma, tre bus di lettura dati, due bus di scrittura dati e bus aggiuntivi dedicati alle attività periferiche e DMA. Questi bus consentono di eseguire fino a tre letture dati e due scritture dati in un singolo ciclo. Parallelamente, il controller DMA può eseguire fino a due trasferimenti dati per ciclo, indipendentemente dall'attività della CPU.
La CPU C55x è dotata di due unità di moltiplicazione-accumulazione (MAC), ciascuna in grado di eseguire moltiplicazioni di 17 bit x 17 bit in un singolo ciclo. Un'unità aritmetico-logica (ALU) centrale a 40 bit è supportata da un'ulteriore ALU a 16 bit. L'utilizzo delle ALU è controllato dal set di istruzioni, consentendo di ottimizzare l'attività parallela e il consumo energetico. Queste risorse sono gestite nell'unità di indirizzo (AU) e nell'unità di dati (DU) della CPU C55x.
La generazione di DSP C55x supporta un set di istruzioni a larghezza di byte variabile per una migliore densità di codice. L'unità di istruzione (IU) esegue il fetch del programma a 32 bit dalla memoria interna o esterna e mette in coda le istruzioni per l'unità di programma (PU). L'unità di programma decodifica le istruzioni, indirizza i task alle risorse AU e DU e gestisce la pipeline completamente protetta. La funzionalità di branching predittivo evita il flush della pipeline durante l'esecuzione di istruzioni condizionali.
Le funzioni di input e output generiche e il convertitore A/D a 10 bit forniscono pin sufficienti per stato, interrupt e I/O a bit per LCD, tastiere e interfacce multimediali. L'interfaccia parallela funziona in due modalità: come slave di un microcontrollore tramite la porta HPI o come interfaccia multimediale parallela tramite l'EMIF asincrona. I supporti seriali sono supportati da due periferiche MultiMedia Card/Secure Digital (MMC/SD) e tre McBSP.
Il set di periferiche del 5509A include un'interfaccia di memoria esterna (EMIF) che fornisce accesso "glueless" a memorie asincrone come EPROM e SRAM, nonché a memorie ad alta velocità e alta densità come la DRAM sincrona. Ulteriori periferiche includono Universal Serial Bus (USB), orologio in tempo reale, watchdog timer, interfaccia I²C multi-master e slave. Tre porte seriali multicanale full-duplex bufferizzate (McBSP) forniscono un'interfaccia "glueless" a una varietà di dispositivi seriali standard e comunicazione multicanale con un massimo di 128 canali abilitati separatamente. L'interfaccia host-port avanzata (HPI) è un'interfaccia parallela a 16 bit utilizzata per fornire al processore host l'accesso a 32 Kbyte di memoria interna del 5509A. L'HPI può essere configurata in modalità multiplex o non multiplex per fornire un'interfaccia "glueless" a un'ampia varietà di processori host. Il controller DMA gestisce lo spostamento dei dati per sei contesti di canale indipendenti senza l'intervento della CPU, garantendo un throughput DMA fino a due parole a 16 bit per ciclo. Sono inclusi anche due timer per uso generico, fino a otto pin GPIO (General Purpose I/O) dedicati e la generazione di clock DPLL (Digital Phase-Locked Loop).
Il 5509A è supportato dal pluripremiato eXpressDSP™, dall'ambiente di sviluppo integrato (IDE) Code Composer Studio™, da DSP/BIOS™, dallo standard algoritmico di Texas Instruments e dalla più grande rete di terze parti del settore. L'IDE Code Composer Studio offre strumenti di generazione di codice, tra cui un compilatore C e un Visual Linker, un simulatore, RTDX™, driver di emulazione XDS510™ e moduli di valutazione. Il 5509A è inoltre supportato dalla libreria DSP C55x, che include oltre 50 kernel software fondamentali (filtri FIR, filtri IIR, FFT e varie funzioni matematiche), oltre a librerie di supporto per chip e schede.
Il core DSP TMS320C55x è stato creato con un'architettura aperta che consente l'aggiunta di hardware specifico per l'applicazione per migliorare le prestazioni di algoritmi specifici. Le estensioni hardware del 5509A raggiungono il perfetto equilibrio tra prestazioni a funzione fissa e flessibilità programmabile, garantendo al contempo bassi consumi energetici e costi tradizionalmente difficili da trovare sul mercato dei processori video. Le estensioni consentono al 5509A di offrire prestazioni di codec video eccezionali, con oltre metà della larghezza di banda disponibile per l'esecuzione di funzioni aggiuntive come la conversione dello spazio colore, le operazioni dell'interfaccia utente, la sicurezza, il protocollo TCP/IP, il riconoscimento vocale e la conversione da testo a voce. Di conseguenza, un singolo DSP 5509A può alimentare la maggior parte delle applicazioni video digitali portatili con un margine di elaborazione ancora maggiore. Per ulteriori informazioni, consultare il manuale TMS320C55x Hardware Extensions for Image/Video Applications Programmer's Reference (numero di riferimento SPRU098). Per maggiori informazioni sull'utilizzo della libreria di elaborazione delle immagini DSP, consultare il manuale TMS320C55x Image/Video Processing Library Programmer's Reference (numero di documentazione SPRU037).
• Processore di segnale digitale TMS320C55x™ a virgola fissa, a basso consumo e ad alte prestazioni
− Tempo di ciclo delle istruzioni 9,26-, 6,95-, 5-ns
− Frequenza di clock 108, 144, 200 MHz
− Una/due istruzioni eseguite per ciclo
− Moltiplicatori doppi [Fino a 400 milioni di moltiplicazioni-accumulazioni al secondo (MMACS)]
− Due unità aritmetico/logiche (ALU)
− Tre bus di lettura dati/operandi interni e due bus di scrittura dati/operandi interni
• 128K x 16 bit di RAM on-chip, composta da:
− 64 K Byte di RAM a doppio accesso (DARAM) 8 blocchi da 4 K × 16 bit
− 192 K Byte di RAM ad accesso singolo (SARAM) 24 blocchi da 4 K × 16 bit
• 64 K Byte di ROM on-chip con stato di attesa singolo (32 K × 16 bit)
• Spazio di memoria esterna indirizzabile massimo di 8 M × 16 bit (DRAM sincrona)
• Memoria bus parallela esterna a 16 bit che supporta:
− Interfaccia di memoria esterna (EMIF) con funzionalità GPIO e interfaccia senza colla per:
− RAM statica asincrona (SRAM)
− EPROM asincrona
− DRAM sincrona (SDRAM)
− Interfaccia host-porta parallela avanzata a 16 bit (EHPI) con funzionalità GPIO
• Controllo programmabile a basso consumo di sei domini funzionali del dispositivo
• Logica di emulazione basata sulla scansione su chip
• Periferiche on-chip
− Due timer a 20 bit
− Timer di controllo
− Controller DMA (Direct Memory Access) a sei canali
− Tre porte seriali che supportano una combinazione di:
− Fino a 3 porte seriali multicanale con buffer (McBSP)
− Fino a 2 interfacce per schede MultiMedia/Secure Digital
− Generatore di clock a ciclo ad aggancio di fase programmabile
− Sette (LQFP) o otto (BGA) pin I/O (GPIO) per uso generale e un pin di uscita per uso generale (XF)
− Porta slave USB Full-Speed (12 Mbps) che supporta trasferimenti Bulk, Interrupt e Isocroni
− Interfaccia multi-master e slave a circuito interintegrato (I2C)
−Orologio in tempo reale (RTC) con ingresso al cristallo, dominio di clock separato, alimentazione separata
− Convertitore analogico/digitale ad approssimazione successiva a 10 bit a 4 canali (BGA) o 2 canali (LQFP)
• Logica di scansione del confine IEEE Std 1149.1† (JTAG)
• Pacchetti:
− 144 terminali a basso profilo Quad Flatpack (LQFP) (suffisso PGE)
− MicroStar BGA™ (Ball Grid Array) a 179 terminali (suffisso GHH)
− MicroStar BGA™ senza piombo a 179 terminali (Ball Grid Array) (suffisso ZHH)
• Nucleo da 1,2 V (108 MHz), 2,7 V – 3,6 VI/O
• Core da 1,35 V (144 MHz), 2,7 V – 3,6 VI/O
• Core da 1,6 V (200 MHz), 2,7 V – 3,6 VI/O
• Sistema ibrido, elettrico e di propulsione (EV/HEV)
– Sistema di gestione della batteria (BMS)
– Caricabatterie di bordo
– Inverter di trazione
– Convertitore CC/CC
– Avviatore/generatore
